1391074994/Verilog-Hdl-Format

变量名补全时无法识别到模块接口信号

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插件版本v2.7.20240716
vscode ver 1.92.0

  • 进行变量名补全时,只能提供内部变量名的建议。
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  • 现在插件是提供并替代了vscode原本的智能感知吗?用较老版本v1.1.20240311则可以正常识别。
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好的 问题已收到