/My_Opensource_AZPR_SOC

根据最近看的一本书编写的对应RTL以及Testbench

Primary LanguageVerilogApache License 2.0Apache-2.0

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1 工程简介

本项目来自<<CPU自制入门>>的项目实现

本书的作者是来自日本的水头一寿等,本来以为以这本书的年纪,相关的资料已经不复存在,没想到到了网站上之后,依旧有很多资料。不过全都是日文,所以特意把相关的资料直接搬到这里来:

1.1.1 下载

1.1.2 书籍相关

书籍简介

2 工程结构


  • ----branches
  • ----tags
  • ----trunk
  • ----trunk/apr
  • ----trunk/digital
  • ----trunk/digital/verif
  • ..
  • ----trunk/fpga
  • ----trunk/fpga/simulate
  • ----trunk/fpga/simulate/tb
  • ----trunk/fpga/simulate/tc
  • ----trunk/fpga/simulate/model
  • ----trunk/fullchip
  • ..

3 更新记录

yyyy.mm.dd - Author - xxxx  
2016.12.28 - 离场悲剧 - 上传书籍原始RTL到digital/azpr_soc,将readme的换行方式改为"空格+空格+回车的方式".  
2016.12.24 - 离场悲剧 - 初步的modelsim仿真环境搭建完毕,接下来准备test case.  
2016.12.08 - 离场悲剧 - 修改RTL并在ISE下完成初步的综合.  
2016.12.03 - 离场悲剧 - 更改目录结构,添加gitignore文件来对.DS_Store进行忽略.  
2016.12.02 - 离场悲剧 - 添加testbench组件 : mon sb drv and interface.  
2016.12.01 - 离场悲剧 - 添加testbench组件 : env and gen.  
2016.12.01 - 离场悲剧 - 删除大部分RTL的乱码注释,修改_为_n.  
2016.12.01 - 离场悲剧 - 更新部分FPGA仿真环境的tb top以及部分rtl的coding style.  
2016.11.25 - 离场悲剧 - 更新部分rtl的coding style.  
2016.11.22 - 离场悲剧 - 根据网上下载到的RTL更新剩余的代码,准备后续修改结构以及coding style.  
2016.11.22 - 离场悲剧 - 更新gpr.v和spm.h.  
2016.11.22 - 离场悲剧 - 更新cpu.h和isa.h.  
2016.11.22 - 离场悲剧 - 更新总线模块,更新rom模块.  

4 其他

如果有任何问题,可以与我联系 : 你可以给303526279@qq.com发邮件。
当然如果你需要任何帮助,那么你可以点击帮助按钮进行相关查询。


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