MarcelaCaram/Hierarquia-de-Memoria-Inclusiva

Foi realizada um implementação de uma hierarquia de memória inclusiva para a matéria de Laboratório de Arquitetura e Organização de Computadores 2. Essa hierarquia tem uma cache L1 de 2 vias e uma memória principal diretamente mapeada, onde sua atualização ocorre através da política do write-back.

Verilog