有关TL-test用于TileLink香山核内核间一致性验证问题
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charles7098 commented
您好,想问一下,看目前的香山项目,都是使用TL-test来验证TileLink在处理核内核间数据一致性功能是否有bug,看以前的报告中提到,TL-test不仅仅能用于系统级(针对L2的验证)、模块级(针对L2-L3的验证),还能用于SoC级别的验证,看目前南湖代码,好像是只有模块级和系统级的TL-test验证引用,请问在那里能看到针对SoC级别上TL-test对TileLink的验证应用?
此外,我还有一个问题,看代码,目前咱们的南湖架构,在核内使用TileLink协议,那么在与核外的peripheral连接时,是使用TileLink Bridge AXI/AHB等与商用ARM高速总线互连后在和peripheral交互么?
感谢解答!
Ivyfeather commented
第一个问题可以参考 OpenXiangShan/XiangShan#2481
第二个问题,是的,我们会使用 TileLink to AXI 转接桥,参考 https://github.com/OpenXiangShan/XiangShan/blob/master/src/main/scala/system/SoC.scala#L172
charles7098 commented
第一个问题可以参考 OpenXiangShan/XiangShan#2481
第二个问题,是的,我们会使用 TileLink to AXI 转接桥,参考 https://github.com/OpenXiangShan/XiangShan/blob/master/src/main/scala/system/SoC.scala#L172
好的,感谢!