该项目是东南大学信息学院计组II课程的内容分享，包括CPU和POC两个项目的Verilog仿真设计以及说明文档。
下载/clone之前欢迎先在右上角点个免费的star~~
如果你也在初学该项目时感到无从下手，欢迎查看本人上传的code以及readme文档。或许它可以给您提供思路，帮您了解该项目希望您真正实现什么功能，学到什么知识，以及它和计组I究竟有什么关系。
请勿直接download ＋ run提交作业。 本项目不鼓励抄袭，希望您在本项目的基础上做出过更好的改进提升。
本项目为2022年版本，如果之后的教学有更多新要求，请自行调整您的代码。
详细的项目说明请查看
本项目为Beta版本，有可能存在一些不稳定功能，时间太久了我不太记得，大致可能存在于：
- CPU_sim_s中ip核对应的文件路径可能需要手动更改，因为测试不同的功能需要不同的汇编代码写入ram
- CPU仿真中，数值计算部分鲁棒性不强，如果数字过大可能会给出错误结果。出现该问题的原因应该是符号部分设计考虑不周，您可以自行修改这部分代码，应该比较简单。