- 网络训练、图像预处理以及部分head功能是基于pc端实现的,只有主干网络部署在fpga上,片上资源无法支持整个网络所需资源,建议添加外部存储及DDR
- 注意,这里只添加了模块代码,考虑到不同板子对应的eda不同,只将fpga中纯source源码给出,经过仿真无误。可添加相关ip核及引脚配置进行组网
antsyan/yolov5-fpga-hardware-acceleration
网络训练、图像预处理以及部分hend功能是基于pc端实现的,只有主干网络部署在fpga上,片上资源无法支持整个网络所需资源,建议添加外部存储及DDR
VerilogGPL-3.0