/cpu-mips

Primary LanguageVerilog

Projeto CPU

Projeto realizado para a cadeira de Infraestrutura de Hardware,que visa a construção de um processador em Verilog com uso de instruções MIPS.

Diagrama de blocos

Diagrama de Blocos drawio-2-2 drawio Link: https://drive.google.com/file/d/1N809XXxXkt4eS5ujSzMqBHeMXthd2r5K/view

Alunas

  • Beatriz Ferre | @biaferre
  • Luiza Diniz | @dinizluiza
  • Clara Kenderessy | @claraabk
  • Matheus Silva | @silvama
  • Ernesto Gonçalves

Intruções implementadas pelo grupo:

Instruções do tipo R

  • add rd, rs, rt
  • and rd, rs, rt
  • sub rd, rs, rt
  • sll rd, rt, shamt
  • sra rd, rt, shamt
  • srl rd, rt, shamt
  • sllv rd, rs, rt
  • srav rd, rs, rt
  • slt rd, rs, rt
  • jr rs
  • break
  • Rte
  • mfhi rd
  • mflo rd

Instruções do tipo I

  • addi rt, rs, imediato
  • addiu rt, rs, imediato
  • beq rs,rt, offset
  • bne rs, rt, offset
  • ble rs, rt, offset
  • bgt rs, rtx, offset
  • lb rt, offset(rs)
  • lh rt, offset(rs)
  • lw rt, offset(rs)
  • lui rt, imediato
  • sb rt, offset(rs)
  • sh rt, offset(rs)
  • sw rt, offset(rs)
  • slti rt, rs, imediato

Instruções do tipo J

  • j
  • jal
  • jr