说明 这是我的“数字逻辑基础”课程的Project,用Verilog HDL实现的一个4位ALU。 所有的Quartus项目文件均已经上传。 其中有以下比较重要的文件 alu_4bit.v是主文件 testbench.v是测试模块 modelsim_simulation.pdf是我用ModelSim仿真出来的结果图 testbench_sigma.v累加器测试模块 注意事项 代码是一年前写的,那时学的非常naive,风格很不好,还请读者见谅。