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homework for hdu -- a simple(solving the data hazards) 5 stages pipeline CPU

Primary LanguageVerilog

SIMPLE_MIPS

homework for hdu -- a simple(solving the data hazards) 5 stages pipeline CPU

  • 没有加IP核文件，上传起来太乱。

  • 数据通路可以看pipline.v

  • 算上存储器结构可以看top.v

  • 哈佛结构的两个存储IP核可以随意定义，coe文件是测试用的存储器存放内容。

  • 参考书籍:

  •     《计算机组成原理与系统结构》

  •     《自己动手写CPU》

  •     《计算机组成与设计：硬件/软件接口》