SystemVerilog-Tutorials
SystemVerilog derslerinde yazdığım kodları içermektedir.
Youtube'da yayınladığım ders anlatım videolarına aşağıdaki linkten ulaşabilirsiniz.
Youtube : https://www.youtube.com/muhammedkocaoglu
LinkedIn: https://www.linkedin.com/in/muhammedkocaoglu
Dersleri hazırlarken yanlış bilgi vermemek için olabildiğince çok kaynaktan yararlanmaya çalışıyorum. Videolarımı hazırlarken faydalandığım kaynakları burada paylaşacağım ve zamanla üzerine eklemeler de olacak. Sizler de bu alana katkı sağlayabilirsiniz.
SystemVerilog öğrenmeden önce Verilog öğrenmeniz şart değildir. Ancak Verilog bilen bir kişi çok daha kolay öğrenebilir. Çünkü SystemVerilog Verilog dilinin üzerine yeni özellikler eklenerek geliştirilmiştir.
-
Verilog dersleri için Udemy platformunda FATİH İLİĞ kanalını inceleyebilirsiniz.
https://www.udemy.com/user/fatih-ilig/ -
Oğuz Ergin youtube kanalında Verilog HDL adlı oynatma listesini de tavsiye ederim. Oradaki içerikler faydalı olacaktır.
https://www.youtube.com/watch?v=qSLRujmsfz0&list=PLvNq8wrSYGAU8Cf3n9rhL-GB4yMNO1-XC -
Mehmet Burak Aykenar tarafından TOBB ETU'de verilen Mantıksal Devre Tasarımı dersi hem temel açışından hem de Verilog öğrenimi açısından faydalı olacaktır.
https://www.youtube.com/watch?v=g6lum-04D20&list=PLZyLAHn50933YtB32ECJujIskuFJiz8AJ -
Verilog ve SystemVerilog öğrenmenizde faydalı olabileceğini düşündüğüm kaynaklar:
https://www.udemy.com/course/synthesizable-systemverilog-constructs-for-rtl-design/
https://www.verilogpro.com/systemverilog/
https://www.chipverify.com/systemverilog/systemverilog-tutorial
https://faculty.kfupm.edu.sa/COE/aimane/coe405/FPGA%20Prototyping%20with%20Verilog%20examples.pdf
https://verificationacademy.com/
https://www.sutherland-hdl.com/about.html
Stuart Sutherland - RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog for ASIC and FPGA design
Stuart Sutherland, Don Mills - Verilog and SystemVerilog Gotchas_ 101 Common Coding Errors and How to Avoid Them