项目主要包括了logisim实现单周期CPU以及verilog实现MIPS五级流水线CPU的迭代过程
在虚拟机共享文件夹中有各阶段(P1~P8)的文件夹，包含完整代码、编写的测试用例、设计文档
P1： verilog实现简单组合逻辑
P2： MIPS汇编程序编写
P3： logisim实现单周期CPU，支持加减、跳转等6条指令
P4： verilog实现单周期CPU，支持40条指令
P5： verilog实现MIPS五级流水线CPU，支持42条指令
P6： 进一步支持乘除模块
P7： 进一步支持CP0协处理器异常处理
P8： 改为可综合代码、使用IP核并编写MIPS汇编软件，烧录在FPGA开发板上运行