CMOS Example lnv(A+BC)C+D
CMOS Digital Logic Circuits
加法器-半加器、全加器与超前进位加法器
Brent-Kung树形加法器原理与设计
乘法器相关的知识包括Booth乘法器
乘法器的原理
深入浅出数字信号处理
FPGA相关知识
FPGA开发中，细节的描述总结：FPGA设计与验证流程
数字前端和FPGA的技能与区别
数字前端后端的区别、以及流程简介
建立时间保持时间笔记
建立时间保持时间关系详解
从CMOS到建立时间和保持时间
建立时间保持时间经典题目
两篇总结的很好的时序约束的文章：
八小时超长视频教你掌握FPGA时序约束！
时序约束策略
结合上面一文整理的时序约束笔记: 时序约束笔记
FPGA时序分析—vivado篇
UltraFast 设计方法时序收敛快捷参考指南——xilinx文档
跨时钟域处理3大方法揭秘
针对快时钟域到慢时钟域情况：
FPGA跨时钟域的处理方法
《硬件架构的艺术》第三章
格雷码与异步FIFO笔记
异步FIFO深度计算
异步FIFO面试题
这个PPT对跨时钟域几种情况进行了很好的总结：CDC——讲师卢子威
根据上面PPT总结的文档：CDC总结
Clifford E. Cummings的异步FIFO设计论文1
Clifford E. Cummings的异步FIFO设计论文2
跨时钟域文献:跨越鸿沟_同步世界中的异步信号(英文版)
跨时钟域文献:跨越鸿沟_同步世界中的异步信号(中文版)
下面两篇专利介绍了深度不是2的幂的FIFO设计：
深度不是2的幂的异步FIFO存储器设计
实现任意深度异步FIFO的方法及系统
低功耗文章 原文地址
《硬件架构的艺术》第五章
低功耗笔记
IIC和SPI
AXI-4
JESD204B
A PAINLESS GUIDE TO CRC ERROR DETECTION ALGORITHMS
CRC、LFSR电路
环形、扭环、LFSR计数器
线性反馈移位寄存器(Linear Feedback Shift Register, LFSR)
循环冗余校验(CRC)算法入门
CRC算法的硬件电路实现：串行电路和并行电路
使用Verilog实现CRC-8的串行计算
数字IC笔试题_CRC并行计算
数字IC笔试——乐鑫提前批笔试编程题源码
两个在线生成并行CRC Verilog代码工具：CRC在线工具 CRC generator
Glitch Free时钟切换技术
Glitch Free时钟切换技术另一篇博客
SystemVerilog验证--测试平台编写指南：
SystemVerilog验证
SystemVerilog覆盖率
SystemVerilog函数和任务
DFT基础
SoC设计方法与实现_第3版.pdf
DarkRISC-V开源代码
risc-v介绍博客：从零开始写RISC-V处理器
博客对应代码repo: tinyriscv
RISC-V手册中文版
此repo实现了一个简单的MIPS五级流水CPU：
计算机组成原理实验与参考实现
实现简单MIPS五级流水CPU对应视频：教你写一个简单的CPU
SerDes知识讲解_通俗易懂
Serdes知识讲解
SerDes知识讲解网页版
Serdes原理
深入浅出理解SerDes
xilinx 高速收发器Serdes深入研究
轻松实现高速串行
波形捕获率的计算
插值代码分析
FIR滤波器
FPGA&ASIC笔面试题船新版本
FPGA&数字IC开发工程师笔试116题
逻辑问题汇总思维导图 逻辑问题汇总资料整理
师兄整理的笔记
数字IC面试题—来自师兄的整理
数字电路基础知识点
2021 vivo数字IC提前批笔试题
2021年vivo校招提前批笔试解析
2021 乐鑫数字IC提前批笔试题
2021 乐鑫数字IC提前批笔试题解析
2020华为海思校招芯片岗笔试解析
达尔闻笔试题系列
Verilog HDL程序设计-135例
异步FIFO的Verilog代码实现
跨时钟域_握手信号代码
CRC相关代码
用Verilog实现Glitch free时钟切换电路
Verilog实现串并/并串转换
三分频/奇数分频代码
用Verilog实现PWM控制呼吸灯
按键消抖代码
硬件架构的艺术
硬件架构的艺术英文原版：The Art of Hardware Architecture
ASIC高性能数字系统设计
UVM实战卷I
Verilog_HDL_那些事儿_时序篇v2
数字IC设计前端推荐书籍
SoC设计方法与实现
DarkRISC-V开源代码
risc-v介绍博客：从零开始写RISC-V处理器
博客对应代码repo: tinyriscv
RISC-V手册中文版
综合与时序分析的设计约束中文版
综合与时序分析的设计约束英文版
notepad++使用