/Computer-Architecture-project

计算机系统课程-CPU实验

Primary LanguageVerilogMIT LicenseMIT

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作者:Wang Ruilin Lv YuanHuiyi Li Shangru
2021年 12月4日
工作小结:
1.完成load和store指令、跳转指令和部分运算指令的添加
2.完成旁路连接,解决3种数据相关情况
效果:通过pass point8

2021年12月8日
工作小结:
1.添加xori、addi、andi等运算指令
2.对跳转指令的译码过程中存在的错误进行了修复
效果:通过pass point43

2021年12月11日
工作小结:
1.完成数据移动指令及HI和LO寄存器的添加
2.完成load和store指令的错误修复
3.完成乘法和除法指令的添加
效果:通过pass point64

2021年12月19日
工作小结:
1.完成自制乘法器的设计
2.通过上板测试
3.完成实验报告的书写