/cvnnavia-interview

Решение тестовых заданий для собеседования от cvnnavia

Primary LanguageSystemVerilog

#Предложения по решению заданий от cnnavia. Задание №1
Архитектура блока генерации тестовой последовательности при реализации на FPGA показано на рисунке Задание №1 Архитектура блока TestSeq.
Внешний интерфейс для заполнения памяти блока TestSeq на языке System Verilog можно использовать стандартный для применяемого CPU в FPGA.
На примере решения от ALtera с CPU Nios 2 урезанный интерфейс Avalon-MM:

interface intf_slv #(
    parameter WADDR_SLV =       8,
    parameter SLV_WIDTH_DATA =  32
)(
	input wire [(WADDR_SLV - 1) : 0]  address,
	input wire [(SLV_WIDTH_DATA - 1) : 0] wrdata,
	output wire [(SLV_WIDTH_DATA - 1) : 0] rddata,
	input wire write, read
);

    modport slv_TestSeq(
	  input address, wrdata, read 
	); 
endinterface

Задание №2
Реализация фильтра по данной задачи находится в
\cvnnavia-interview\task_2\src\ файл task_2.sv.
Testbench расположен в \cvnnavia-interview\task_2\tb\ файл tb_task_2.sv.
Диаграмма сигналов для данной задачи в ModelSim
Рисунок

Задача №3 Реализована в \cvnnavia-interview\task_3\ файл task_3.sv.
Testbench расположен в \cvnnavia-interview\task_3 файл tb_task_3.sv.
Диаграмма сигналов для данной задачи в ModelSim
Рисунок