digital_clock 用Verilog写的一个数字时钟，数字系统的大作业。 可计时； 可调整时间。调整时间有两种模式，一种是按一下进1（微调），另一种是一直按住可以快速进1； 每小时末尾的59分50，52，54，56，58有提示音（频率低），0分0秒有提示音（频率高），可设置夜晚静音起始时间，默认18点到第二天6点，可调节18-23任意时间段开始静音。 缺点 觉得系统冗余有点大，部分模块可使用多选一数据选择器简化。