本工程由 4 个脚本、1 个 Verilog 源代码文件、1 个 Verilog Testbench 文件构成，用于演示 VCS 基本用法。
执行 ./compile.sh 即可编译工程，编译后的可执行文件为 sim/simv。
执行 ./run.sh（或进入 sim 文件夹并执行 ./simv）即可开始仿真，仿真完后自动退出。
执行 ./verdi.sh 文件即可启动 Verdi 查看仿真波形。
在 Verdi 中，查看源代码并选择想要查看的信号，按 Ctrl+W 即可将其导入波形查看界面。更多使用方式请看教程网站。
运行 ./clean.sh 即可清除编译出的可执行文件、临时文件和仿真波形。源代码不会被清除。