#Connect to FPGA WAIT_ACK (VO8) RST# (VIS) A5 (VIS) A6 (VIS) D2 (VIS/VO8) D1 (VIS/VO8) A7 (VIS) A8 (VIS) D14 (VIS/VO8) D13 (VIS/VO8) D0 (VIS/VO8) SYNC1 (VIS/VO8) A9 (VIS) A10 (VIS) A11 (VIS) D9 (VIS/VO8) D12 (VIS/VO8) D11 (VIS/VO8) D10 (VIS/VO8) A1 (VIS) A3 (VIS) A4 (VIS) CS (VIS) A2 (VIS) WR (VIS) RD (VIS) A12 (VIS) A0 (VIS) A13 (VIS) SYNC0 (VIS/VO8) A14 (VIS) A15 (VIS) END_SEL (VIS) BE0 (VIS) D3 (VIS/VO8) D6 (VIS/VO8) D7 (VIS/VO8) D8 (VIS/VO8) IRQ (VIS/VO8) D4 (VIS/VO8) D5 (VIS/VO8) BE1 (VIS) LATCH0 (VIS) LATCH1 (VIS)