/WS2812_Vivado

Based on Vivado 16.4 and it's just a simulation version.

Primary LanguageVerilog

说明：

  1. 只是Vivado 16.4的仿真，并未经过实际测试，主要是输出的归零码高低电平时间需要校正。
  2. 从仿真来看，时序应该是正确的，模块的可移植性做了优化。
  3. 关于WS2812的数据手册参考：可在Issues中下载或者全球最大元器件网站