Prova Finale - Progetto di Reti Logiche - A.A. 2019/2020
Scopo del progetto è l'implementazione in linguaggio VHDL di un componente hardware che, dato un indirizzo di memoria a 7 bit, ne produca la sua codifica seguendo una versione semplificata della codifica Working Zone. Ulteriori informazioni a riguardo possono essere trovate nel documento di specifica.
Implementazione
L'implementazione consiste nella realizzazione di un automa a stati finiti che risolva il problema; ulteriori informazioni a riguardo possono essere trovate nella relazione
Testing
Il testing dell'automa è stato effettuato su Vivado (ulteriori dettagli su versione e FPGA utilizzata qui); il processo di testing è quasi del tutto automatizzato, tramite il testbench, il generatore di casi di test ed un piccolo tool per l'analisi dei risultati ottenuti.