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MIPS DLX project for Insper's 2020.2 Computer Design class.

Primary LanguageVHDL

Computer Design MIPS Clock

Projeto de Design de Computadores com o objetivo de criar um processador com arquitetura MIPS, usando a FPGA DEV0-CV.

Features

  • Impletação de instruções tipo R
  • Impletação de instruções tipo I
  • Impletação de instruções tipo J
  • Subgrupo A
  • Subgrupo B
  • UC para Opcode
  • UC para ULA
  • ULA bit a bit

Manual de Instruções

O clock é controlado pelo botão FPGA_RESET.

Os switches SW0 e SW1 controlam qual valor será mostrado no display HEX.

  • 00 : Saída do PC
  • 01 : Saída da ULA
  • 10 : Saída do MUX que escolhe entre ULA, MEM, LUI e JAL
  • 11 : Sempre zero.