bluespec比chisel有优势吗？
stayforapple opened this issue · 11 comments
stayforapple commented
麻烦比较下。
pwang7 commented
麻烦比较下。
如果写控制通路极其复杂的逻辑，用BSV太方便了
WangXuan95 commented
你好，我并不了解 chisel 语言。回头如果我学了可能可以写一下比较。
pwang7 commented
你好，我并不了解 chisel 语言。回头如果我学了可能可以写一下比较。
写CPU这种控制通路极其复杂的逻辑适合BSV，特别是cache coherence、memory consistency这种复杂的控制，因为BSV提供的Rule的原子性保证很方便。
stayforapple commented
Bluespec SystemVerilog，跟systemverilog差距有多大？
为什么没在**火起来？
…------------------ 原始邮件 ------------------
发件人: "Pu ***@***.***>;
发送时间: 2023年3月28日(星期二) 晚上6:49
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主题: Re: [WangXuan95/BSV_Tutorial_cn] bluespec比chisel有优势吗？ (Issue #21)
你好，我并不了解 chisel 语言。回头如果我学了可能可以写一下比较。
写CPU这种控制通路极其复杂的逻辑适合BSV，特别是cache coherence、memory consistency这种复杂的控制，因为BSV提供的Rule的原子性保证很方便。
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pwang7 commented
Bluespec SystemVerilog，跟systemverilog差距有多大？ 为什么没在**火起来？
BSV跟SV很不一样，虽然BSV借鉴了SV的语法。
这些新一代的HDL，BSV、Chisel、SpinalHDL、Clash、PyMTL等等在**的工业界基本没人用，这方面国内落后太多，多看看国外搞得东西
stayforapple commented
国外搞的这么多花样，会不会是昙花一现，过眼云烟呢？
verilog和systemverilog毕竟有IEEE标准的，用户群体很大。
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发送时间: 2023年3月28日(星期二) 晚上11:26
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主题: Re: [WangXuan95/BSV_Tutorial_cn] bluespec比chisel有优势吗？ (Issue #21)
Bluespec SystemVerilog，跟systemverilog差距有多大？ 为什么没在**火起来？
BSV跟SV很不一样，虽然BSV借鉴了SV的语法。
这些新一代的HDL，BSV、Chisel、SpinalHDL、Clash、PyMTL等等在**的工业界基本没人用，这方面国内落后太多，多看看国外搞得东西
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pwang7 commented
国外搞的这么多花样，会不会是昙花一现，过眼云烟呢？ verilog和systemverilog毕竟有IEEE标准的，用户群体很大。
技术永远在迭代，不进则退，只有跟得上和跟不上的区别
stayforapple commented
verilog还没整明白，就弄这些花样，真的好吗？
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发送时间: 2023年3月29日(星期三) 晚上9:59
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主题: Re: [WangXuan95/BSV_Tutorial_cn] bluespec比chisel有优势吗？ (Issue #21)
国外搞的这么多花样，会不会是昙花一现，过眼云烟呢？ verilog和systemverilog毕竟有IEEE标准的，用户群体很大。
技术永远在迭代，不进则退，只有跟得上和跟不上的区别
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whq19960120 commented
看了教程，简洁确实简洁，搭了环境跑了下，BSV生成的verilog感觉是debug人员的噩梦。。。而且目前也不支持VCS等软件（要自己搭这个环境）
pwang7 commented
看了教程，简洁确实简洁，搭了环境跑了下，BSV生成的verilog感觉是debug人员的噩梦。。。而且目前也不支持VCS等软件（要自己搭这个环境）
用Bluesim来debug还不够么？为啥用VCS
WangXuan95 commented
爱用不用，不用拉倒，没人强迫你
verilog还没整明白，就弄这些花样，真的好吗？